
Le langage VHDL pour la conception d'ASIC et de FPGA
Type d'établissement : Ecole d'ingénieurs
Durée : 5 jours (35 heures)
Prix : 2300 €
OBJECTIF :
APPREHENDER les fonctionnalités du langage VHDL et ses applications majeures en conception de systèmes numériques
DECRIRE une fonction numérique simple en langage VHDL ainsi que le programme de test associé
PROGRAMME :
Le langage VHDL
- Motivations, description du langage
- Typage des données
- Instructions séquentielles et concurrentes
- Description structurelle, configuration
- Développement de modèles et de "testbench"
- Algorithme de simulation
- Les nouveautés de la version VHDL-2007
Application à la synthèse logique
- Synthèse logique RTL et paquetages associés
- Code VHDL synthétisable
- Écriture de fonctions combinatoires (portes logiques, fonctions arithmétiques, comparateurs, ...)
- Écriture de fonctions synchrones (bascules, compteurs...)
- Écriture de machines d'état
Études de cas et travaux pratiques
- Au cours d'un mini projets mettant en oeuvre l'écriture de code synthétisable, nous parcourrons toute la chaine en incluant le testbench, la simulation, la synthèse logique, le placement routage en circuit intégré et en solution FPGA, et le test sur carte
PUBLIC CONCERNÉ / PREREQUIS :
Ingénieurs ou techniciens supérieurs souhaitant aborder l'utilisation du langage VHDL pour la simulation ou la synthèse de circuits numériques